Introdução às especificações do PCIe 5.0

• Introdução às especificações do PCIe 5.0

A especificação PCIe 4.0 foi concluída em 2017, mas só passou a ser suportada por plataformas de consumo com a série Ryzen 3000 de 7nm da AMD. Anteriormente, apenas produtos como supercomputadores, armazenamento de alta velocidade para empresas e dispositivos de rede utilizavam a tecnologia PCIe 4.0. Embora a tecnologia PCIe 4.0 ainda não tenha sido aplicada em larga escala, a organização PCI-SIG já vem desenvolvendo há tempos o PCIe 5.0, mais rápido, com taxa de sinal dobrada de 16GT/s para 32GT/s e largura de banda de até 128GB/s. A versão 0.9/1.0 da especificação já foi concluída, a versão 0.7 do texto do padrão PCIe 6.0 foi enviada aos membros e o desenvolvimento do padrão está em andamento. A taxa de transferência de dados do PCIe 6.0 foi aumentada para 64 GT/s, o que representa 8 vezes a velocidade do PCIe 3.0, e a largura de banda em canais x16 pode ultrapassar 256 GB/s. Em outras palavras, a velocidade atual do PCIe 3.0 x8 requer apenas um canal PCIe 6.0 para ser alcançada. Na versão 0.7, o PCIe 6.0 já implementou a maioria dos recursos anunciados originalmente, mas o consumo de energia ainda precisa ser otimizado.d, e o padrão introduziu recentemente a configuração de alimentação L0p. Claro, após o anúncio em 2021, o PCIe 6.0 poderá estar comercialmente disponível em 2023 ou 2024, no mínimo. Por exemplo, o PCIe 5.0 foi aprovado em 2019, e somente agora existem casos de aplicação.

Em comparação com as especificações padrão anteriores, as especificações do PCIe 4.0 chegaram relativamente tarde. As especificações do PCIe 3.0 foram introduzidas em 2010, 7 anos após a introdução do PCIe 4.0, portanto, a vida útil das especificações do PCIe 4.0 pode ser curta. Em particular, alguns fornecedores já começaram a projetar dispositivos de camada física (PHY) para PCIe 5.0.

A organização PCI-SIG prevê que os dois padrões coexistirão por algum tempo, e o PCIe 5.0 é usado principalmente para dispositivos de alto desempenho com maiores requisitos de taxa de transferência, como GPUs para IA, dispositivos de rede e assim por diante, o que significa que o PCIe 5.0 tem maior probabilidade de aparecer em data centers, redes e ambientes de HPC. Dispositivos com menores requisitos de largura de banda, como desktops, podem usar o PCIe 4.0.

Para o PCIe 5.0, a taxa de sinal foi aumentada de 16 GT/s (do PCIe 4.0) para 32 GT/s, ainda utilizando codificação 128/130, e a largura de banda x16 foi aumentada de 64 GB/s para 128 GB/s.

Além de dobrar a largura de banda, o PCIe 5.0 traz outras mudanças, alterando o projeto elétrico para melhorar a integridade do sinal, a retrocompatibilidade com o PCIe e muito mais. Ademais, o PCIe 5.0 foi projetado com novos padrões que reduzem a latência e a atenuação do sinal em longas distâncias.

A organização PCI-SIG espera concluir a versão 1.0 da especificação no primeiro trimestre deste ano, mas, embora possa desenvolver padrões, não controla quando o dispositivo terminal será lançado no mercado. Espera-se que os primeiros dispositivos PCIe 5.0 sejam lançados ainda este ano, e mais produtos apareçam em 2020. No entanto, a necessidade de velocidades mais altas levou o órgão de padronização a definir a próxima geração do PCI Express. O objetivo do PCIe 5.0 é aumentar a velocidade do padrão no menor tempo possível. Portanto, o PCIe 5.0 foi projetado para simplesmente aumentar a velocidade para o padrão PCIe 4.0, sem quaisquer outros novos recursos significativos.

Por exemplo, o PCIe 5.0 não suporta sinais PAM 4 e inclui apenas os novos recursos necessários para permitir que o padrão PCIe suporte 32 GT/s no menor tempo possível.

Desafios de hardware

O principal desafio na preparação de um produto para suportar PCI Express 5.0 estará relacionado ao comprimento do canal. Quanto maior a taxa de sinal, maior a frequência portadora do sinal transmitido pela placa de circuito impresso. Dois tipos de danos físicos limitam o alcance da propagação de sinais PCIe:

· 1. Atenuação do canal

· 2. Reflexões que ocorrem no canal devido a descontinuidades de impedância em pinos, conectores, furos passantes e outras estruturas.

A especificação PCIe 5.0 utiliza canais com atenuação de -36 dB a 16 GHz. A frequência de 16 GHz representa a frequência de Nyquist para sinais digitais de 32 GT/s. Por exemplo, quando o sinal PCIe 5.0 é iniciado, ele pode ter uma tensão pico a pico típica de 800 mV. No entanto, após passar pelo canal recomendado de -36 dB, qualquer semelhança com um diagrama de olho aberto é perdida. Somente aplicando equalização baseada no transmissor (desacentuação) e equalização no receptor (uma combinação de CTLE e DFE) o sinal PCIe 5.0 pode passar pelo canal do sistema e ser interpretado com precisão pelo receptor. A altura mínima esperada do diagrama de olho de um sinal PCIe 5.0 é de 10 mV (após a equalização). Mesmo com um transmissor de baixo jitter quase perfeito, a atenuação significativa do canal reduz a amplitude do sinal a um ponto em que qualquer outro tipo de dano ao sinal causado por reflexão e diafonia pode ser corrigido para restaurar o diagrama de olho.