Introdução às especificações PCIe 5.0

• Introdução às especificações PCIe 5.0

A especificação PCIe 4.0 foi concluída em 2017, mas não foi suportada por plataformas de consumo até a série Rydragon 3000 de 7 nm da AMD. Anteriormente, apenas produtos como supercomputação, armazenamento de alta velocidade de nível empresarial e dispositivos de rede utilizavam a tecnologia PCIe 4.0. Embora a tecnologia PCIe 4.0 ainda não tenha sido aplicada em larga escala, a organização PCI-SIG vem desenvolvendo há muito tempo um PCIe 5.0 mais rápido. A taxa de sinal dobrou dos atuais 16 GT/s para 32 GT/s, a largura de banda pode atingir 128 GB/s e a especificação da versão 0.9/1.0 foi concluída. O texto da versão v0.7 do padrão PCIe 6.0 foi enviado aos membros e o desenvolvimento do padrão está em andamento. A taxa de pinos do PCIe 6.0 foi aumentada para 64 GB/s, 8 vezes a do PCIe 3.0, e a largura de banda em canais x16 pode ser superior a 256 GB/s. Em outras palavras, a velocidade atual do PCIe 3.0 x8 requer apenas um canal PCIe 6.0 para ser alcançada. Em relação à v0.7, o PCIe 6.0 alcançou a maioria dos recursos originalmente anunciados, mas o consumo de energia ainda precisa ser melhorado.d, e o padrão introduziu recentemente o mecanismo de configuração de energia L0p. É claro que, após o anúncio em 2021, o PCIe 6.0 poderá estar disponível comercialmente em 2023 ou 2024, no mínimo. Por exemplo, o PCIe 5.0 foi aprovado em 2019, e somente agora é que há casos de aplicação.

Em comparação com as especificações padrão anteriores, as especificações PCIe 4.0 surgiram relativamente tarde. As especificações PCIe 3.0 foram introduzidas em 2010, 7 anos após a introdução do PCIe 4.0, portanto, sua vida útil pode ser curta. Em particular, alguns fornecedores começaram a projetar dispositivos da camada física PHY PCIe 5.0.

A organização PCI-SIG espera que os dois padrões coexistam por algum tempo, e o PCIe 5.0 é usado principalmente para dispositivos de alto desempenho com requisitos de throughput mais altos, como GPUs para IA, dispositivos de rede e assim por diante. Isso significa que o PCIe 5.0 tem maior probabilidade de aparecer em ambientes de data center, rede e HPC. Dispositivos com menores requisitos de largura de banda, como desktops, podem usar o PCIe 4.0.

Para PCIe 5.0, a taxa de sinal foi aumentada de 16 GT/s do PCIe 4.0 para 32 GT/s, ainda usando codificação 128/130, e a largura de banda x16 foi aumentada de 64 GB/s para 128 GB/s.

Além de dobrar a largura de banda, o PCIe 5.0 traz outras mudanças, como alterações no design elétrico para melhorar a integridade do sinal, compatibilidade com versões anteriores do PCIe e muito mais. Além disso, o PCIe 5.0 foi projetado com novos padrões que reduzem a latência e a atenuação do sinal em longas distâncias.

A organização PCI-SIG espera concluir a versão 1.0 da especificação no primeiro trimestre deste ano. No entanto, a empresa pode desenvolver padrões, mas não pode controlar quando o dispositivo terminal será lançado no mercado. A expectativa é que os primeiros dispositivos PCIe 5.0 sejam lançados este ano e que mais produtos apareçam em 2020. No entanto, a necessidade de velocidades mais altas levou o órgão de padronização a definir a próxima geração do PCI Express. O objetivo do PCIe 5.0 é aumentar a velocidade do padrão no menor tempo possível. Portanto, o PCIe 5.0 foi projetado para simplesmente aumentar a velocidade para o padrão PCIe 4.0, sem quaisquer outros novos recursos significativos.

Por exemplo, o PCIe 5.0 não suporta sinais PAM 4 e inclui apenas os novos recursos necessários para permitir que o padrão PCIe suporte 32 GT/s no menor tempo possível.

Desafios de hardware

O maior desafio na preparação de um produto compatível com PCI Express 5.0 estará relacionado ao comprimento do canal. Quanto maior a taxa de sinal, maior a frequência portadora do sinal transmitido pela placa de circuito impresso. Dois tipos de danos físicos limitam a extensão da propagação de sinais PCIe pelos engenheiros:

· 1. Atenuação do canal

· 2. Reflexões que ocorrem no canal devido a descontinuidades de impedância em pinos, conectores, furos passantes e outras estruturas.

A especificação PCIe 5.0 utiliza canais com atenuação de -36 dB a 16 GHz. A frequência de 16 GHz representa a frequência de Nyquist para sinais digitais de 32 GT/s. Por exemplo, quando o sinal PCIe 5.0 inicia, ele pode ter uma tensão pico a pico típica de 800 mV. No entanto, após passar pelo canal recomendado de -36 dB, qualquer semelhança com um olho aberto é perdida. Somente aplicando equalização baseada no transmissor (desacentuação) e equalização no receptor (uma combinação de CTLE e DFE) o sinal PCIe 5.0 pode passar pelo canal do sistema e ser interpretado com precisão pelo receptor. A altura mínima esperada do olho de um sinal PCIe 5.0 é de 10 mV (pós-equalização). Mesmo com um transmissor de jitter baixo quase perfeito, a atenuação significativa do canal reduz a amplitude do sinal a ponto de qualquer outro tipo de dano ao sinal causado por reflexão e diafonia poder ser fechado para restaurar o olho.